1 réponse à ce sujet

[philouxy]

Bonjour à tous,

Je suis sur un projet où je dois créer sur une FPGA d'Altera une protocole de transmission se basant sur le modèle OSI, donc mon projet doit être capable d'émettre et de recevoir des données, jusqu'à là ca va.

Maintenant, ou je bloque, c'est que j'aimerai faire un CRC, donc avoir que une information que tous mes bits sont bien arrivés à la réception, donc c'est le but du CRC, mais j'ai aucune idée de comment mettre ca en oeuvre, alors si vous avez des idées, bout de pistes, exemple de codes que ce soit en VHDL ou autres, ce serait bien volontiers.

Là je patauge un cht'y peu !!!

Merci à tous pour m'avoir déjà lu.

Amicalement Philou

[Leon]

Ben ça peut être assez simple. Surtout si tu n'as besoin que de détecter les erreurs, pas de faire de la reconstruction d'information corrompue. Bref, si tu te contentes de ré-émission d'information, ça suffit.

Par exemple, si tu transportes des trames de 20 octets, tu sécurises avec un 21ieme octet. Sur ce 21ieme octet, tu mets simplement l'octet de poids faible de la somme des 20 premiers octets.
Côté récepteur, tu calcules la même somme, et tu vérifies que ça correspond.
C'est ce que j'utilise pour la transmission radio de mon drone, et ça corrige beaucoup de bugs que j'avais initialement, donc c'est efficace. En cas d'erreur, le drone ne prend pas en compte la trame, et attend tout simplement la prochaine trame en provenance de la radio. Les trames arrivent toutes les 50ms, donc c'est acceptable de louper 1 trame.

Il existe des formules plus compliquées, mais qui n'apportent pas grand chose, tant que tu n'as pas de reconstruction d'information à faire.

Leon.